Tạp chí Khoa học và Công nghệ trong lĩnh vực An toàn thông tin

(Journal of Science and Technology on Information security) ISSN 2615-9570

Bài viết

Một kiến trúc tốc độ cao, độ trễ thấp 105 Gbps 4 tầng pipelined AES

DOI: 10.54654/isj.v1i21.1029
Từ khóaAEScài đặt phần cứngpipelineon-the-fly

Tóm tắt

Tóm tắt— Sự xuất hiện của các công nghệ mới như 6G, IoT, big data cho thấy tầm quan trọng của việc đảm bảo tính bảo mật của dữ liệu có thông lượng cao. Những công nghệ này đòi hỏi các giải pháp mã hóa hiệu suất cao hơn nữa để đáp ứng nhu cầu ngày càng tăng về xử lý dữ liệu an toàn và hiệu quả. Bài viết này trình bày một kiến trúc pipeline bốn giai đoạn tốc độ cao, độ trễ thấp của AES và có thể cài đặt hiệu quả theo thông số Mbps/slice. Kiến trúc đề xuất đạt được thông lượng cao 105.7 Gbps với độ hiệu quả 31.48 Mbps/slice. So với các công trình tiên tiến, thiết kế của nhóm tác giả vượt qua phần lớn các thiết kế hiện có về tốc độ và độ trễ.

Lượt tải theo tháng

0152906/2407/2408/2409/2410/2411/2412/2402/2503/2504/2505/2506/2507/2508/2509/2510/2511/2512/2501/2602/2603/2604/2605/26

Di chuột vào cột để xem số lượt tải.

Cách trích dẫn

Trần Sỹ Nam, Lương Thế Dũng, Nguyễn Văn Long (2024). Một kiến trúc tốc độ cao, độ trễ thấp 105 Gbps 4 tầng pipelined AES. Tạp chí Khoa học và Công nghệ trong lĩnh vực An toàn thông tin, 1(21), 58-66. https://doi.org/10.54654/isj.v1i21.1029

Tài liệu tham khảo

  1. 1.. D'Ambrosia, John. "100 gigabit Ethernet and beyond [Commentary]." IEEE communications magazine 48.3 (2010): S6-S13.
  2. 2.. R. Doud, “Hardware crypto solutions Boost VPN,” Electron. Eng. Times, pp. 57–64, Apr. 12, 1999.
  3. 3.. Liu Q, Xu Z , Yuan Y. A 66.1 Gbps single-pipeline AES on FPGA. In: 2013 international conference on, field-programmable technology (FPT). IEEE; 2013, p. 378–81.
  4. 4.. Liu, Qiang, Zhenyu Xu, and Ye Yuan. "High throughput and secure advanced encryption standard on field programmable gate array with fine pipelining and enhanced key expansion." IET Computers & Digital Techniques 9.3 (2015): 175-184.
  5. 5.. Chaves R, Kuzmanov G, Vassiliadis S, Sousa L. Reconfigurable memory based AES coprocessor. In: 20th international parallel and distributed processing symposium IPDPS, IEEE; 2006. p. 8.
  6. 6.. Chodowiec P, Gaj K. Very compact FPGA implementation of the AES algorithm. In: Cryptographic hardware and embedded systems-CHES. Springer; 2003. p. 319–33.
  7. 7.. Bulens P, Standaert FX, Quisquater JJ, Pellegrin P, Rouvroy G. Implementation of the AES-128 on virtex-5 FPGAs. In: Progress in cryptology–AFRICACRYPT. Springer; 2008. p. 16–26.
  8. 8.. El Maraghy M, Hesham S, Abd El Ghany MA. Real-time efficient FPGA implementation of aes algorithm. In: 2013 IEEE 26th international, SOC conference (SOCC). IEEE; 2013. p. 203–8.
  9. 9.. Rahimunnisa, K., et al. "FPGA implementation of AES algorithm for high throughput using folded parallel architecture." Security and Communication Networks 7.11 (2014): 2225-2236.
  10. 10.. Soltani, Abolfazl, and Saeed Sharifian. "An ultra-high throughput and fully pipelined implementation of AES algorithm on FPGA." Microprocessors and Microsystems 39.7 (2015): 480-493.
  11. 11.. Kouzehzar, Hossein, Meisam Nesary Moghadam, and Pooya Torkzadeh. "A high data rate pipelined architecture of AES encryption/decryption in storage area networks." Electrical Engineering (ICEE), Iranian Conference on. IEEE, 2018.
  12. 12.. Shahbazi, Karim, and Seok‐Bum Ko. "High throughput and area‐efficient FPGA implementation of AES for high‐traffic applications." IET Computers & Digital Techniques 14.6 (2020): 344-352.
  13. 13.. Oukili, Soufiane, and Seddik Bri. "Hardware implementation of AES algorithm with logic S-box." Journal of Circuits, Systems and Computers 26.09 (2017): 1750141.
  14. 14.. Baby Chellam, Manjith, and Ramasubramanian Natarajan. "AES hardware accelerator on FPGA with improved throughput and resource efficiency." Arabian Journal for Science and Engineering 43 (2018): 6873-6890.
  15. 15.. Satoh A, Morioka S, Takano K, Munetoh S. A compact rijndael hardware architecture with S-box optimization. In: Boyd C, editor. Advances in cryptology ASIACRYPT 2001, vol. 2248., Lecture notes in computer science. Berlin, Heidelberg: Springer; 2001. p. 239–54.
  16. 16.. Canright D. A very compact S-box for AES. Springer; 2005.
  17. 17.. Pradeep, A., Mohanty, V., Subramaniam, A. M., & Rebeiro, C. (2019). Revisiting AES SBox composite field implementations for FPGAs. IEEE embedded systems letters, 11(3), 85-88.
  18. 18.. L. Henzen and W. Fichtner, “FPGA parallel-pipelined AES-GCM core for 100G Ethernet applications,” ESSCIRC 2010, 2010, pp. 202-205.
  19. 19.. Gaj, Kris, and Pawel Chodowiec. "FPGA and ASIC implementations of AES." Cryptographic engineering (2009): 235-294.
  20. 20.. Luong, T. T. (2022). Building the dynamic diffusion layer for SPN block ciphers based on direct exponent and scalar multiplication. Journal of Science and Technology on Information Security, 1(15), 38-45. https://doi.org/10.54654/isj.v1i15.836.

Bài viết liên quan

Một kiến trúc tốc độ cao, độ trễ thấp 105 Gbps 4 tầng pipelined AES | Tạp chí Khoa học và Công nghệ trong lĩnh vực An toàn thông tin